`timescale 1ns / 1ps
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// Company: 
// Engineer: 
// 
// Create Date: 2023/11/16 13:11:03
// Design Name: 
// Module Name: demo
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module demo(   );
    reg clk=0;
    always #10 clk=~clk;
    wire [3:0] a=6;
    wire [3:0] b=8;
    wire [7:0] p;
    mult_gen_0 your_instance_name (
  .CLK(clk),  // input wire CLK
  .A(a),      // input wire [3 : 0] A
  .B(b),      // input wire [3 : 0] B
  .P(p)      // output wire [7 : 0] P
);
    
endmodule
